feat(adc): 新增变比维 r 三维折算，录波段格式升 v2

采样板注入 Ua=5V/Ia=0.5A 读数偏小，根因是固件只输出引脚电压、
缺「端子→引脚」变比。折算改三维：

工程量 = (code + b) × k[µV/码] × 1e-6 × r

k 保持 ROM 引脚 LSB，b 为零点，r 为端子变比（int32 Q16）。
变比不能并进 k：UA 端子域 k 达 1.5e5 µV/码、Q16 溢出 int32；
r 单独存 Q16 不溢出。两点标定改标 r，k 仍是板级事实。

- 新开单段 [adc_cal_sec]（8 键 r_ua..r_in），cfg 段数达 8/8 上限
- 一次变比复用 prot_set 四项，不新开段；r=0 表示本路不折算
- ROM 默认带台架实测变比（电压族 1000、电流族 29.4118），
  烧进固件即显二次值；VALID 仍须两点标定，两者互不派生
- eng 判据改「每路要么已配变比、要么削顶不显示」，不再看 VALID
- 104 地址 0x8050~0x8057 写 r，run_par_cal_r_set 写值与置脏同函数
- 录波 v2：通道表加 int32 r_q16，头 128→160、整段 5250→5282；
  code_to_milli 用余数分解换等价单次圆整，20 万组大整数对拍 0 不符
- 文档同步：采集与算法层/通道映射/故障录波/网络配置/配置文件/
  产品需求/内存台账，历史带日期实测数字按冻结口径不改
- 单测 13 套全绿，/keil-build 0 错误 0 警告（256024/31760/
  2080/152368），RAM 实测回填内存内容分配策略 §6.1

test/host/wave_store/run_unit_test.py

@@ -5,7 +5,7 @@
 做什么：
     用本机 MSVC 编译 test/host/wave_store/wave_store_test.c（它以 #include 纳入
     **生产源文件** App/algo/wave_store.c），在 PC 上离线跑 CRC-16/MODBUS 规范锚点、
-    整段长度等式（32 + 12*ch + pts*ch*2 + 2 == 5250）、段头编解码往返、拒绝清单、
+    整段长度等式（32 + 16*ch + pts*ch*2 + 2 == 5282）、段头编解码往返、拒绝清单、
     按通道分列的偏移换算、打包游标三段推进与四条拒绝路径、自产字节自检、段文件名
     轮转与反解，失败即非 0 退出。零硬件、零烧录、毫秒级。顺带把一段合成段写到 %TEMP%
     供 PC 侧读段脚本（test/host/wave_read.py）做只读互验（不参与判定）。