feat(存储): 写回缓存空闲 flush 兜底——卷空闲周期 CTRL_SYNC（登记簿 N-22 收口）

道F 批 2 / task-16。FTL 单页写回缓存（nand_ftl.c s_cache_dirty）与 dhara
journal 只在换页/整页写/f_close 时刷出，漏网脏页的掉电驻留窗无上限。本
提交以最小面收口：不碰 GD5F/dhara 驱动，全部走既有 FatFs CTRL_SYNC 路径。

实现 App/fs/vol_idle_sync.[ch]（新增，仅 MCU 端，uvprojx App 组注册）：
- 四级门：STORAGE_READY 就绪门 → 5 s 节流（无符号差回绕安全判据）→
  vol_lock_wait(0) try（锁被持有=文件序列在做，跳过，不改 STOR 持有期
  语义）→ disk_ioctl(0, CTRL_SYNC)；
- clean 态脏标志+journal 双短路、零 NAND 触点；脏态最坏 = 一次 f_close
  的同步段同型成本，不引入新磨损来源；
- 失败按边沿 latch 一条 DBG_ERROR、成功重新武装；失败路径也成对放锁；
- TEST_SUITE_STORAGE 构建整体 no-op（卷由 testTask 独占）。
接线：defaultTask 主循环 syslog_drain 之后（default_task.c v1.3）。

文档：docs/架构设计/STM32F4-Base存储架构说明.md §5.5 补空闲兜底与边界；
本板无掉电检测硬件、不做掉电前强制 flush、勿当掉电保护——口径同步落
注释与文档（sys_log_mcu.c 两处旧「暂不做」注释随实现改口）。

测试：新主机单测 test/host/vol_idle_sync/（TC-VOLSYNC-001..012，19 断言
全过）；scripts/id_registry.json 建 TC-HOST-VOLSYNC 族（仿 ADCCAL 先例）；
.pre-commit-config.yaml 加 vol-idle-sync-unit-test hook（只加自己条目）。

越界申报（①②③ 均 lead 批准，④ 为门禁连带必要）：
① App/task/default_task.c 单点接线（include + 1 调用 + 头修改记录）；
② docs/架构设计/STM32F4-Base存储架构说明.md §5.5；
③ .pre-commit-config.yaml 单 hook + scripts/id_registry.json 单族；
④ scripts/check_registration.py SIM_EXEMPT 加一行（vol_idle_sync.c 模拟器
   侧豁免，registration-check GAP 所需；与批准③同类别但未列名，特此申报）。

体积增量（vs scripts/ram_baseline.tsv 2026-10-25 行）：
Flash(Code+RO) 237140→237328（+188 B）、RW 1224→1232（+8 B）、ZI 0；
增量 = 3 个文件级 static + 一处 DBG_ERROR 调用点；栈/堆无变化。

gate: only mem-budget/mem-numbers pending lead ledger backfill
全量 pre-commit --all-files：40 项 Passed，仅 mem-numbers（D-7 体积档）与
mem-budget 两条红 = 台账数字待回填（增量如上，属 lead 单写者禁区）；
其余含 doc-links/id-check/registration/test-coverage/全部主机单测皆绿。
@build 0 错误 0 警告（Code=215932 RO=21396 RW=1232 ZI=131984）。

台架：空闲 sync 实机节奏（clean 零触点、脏态时长、无心跳扰动）属实际
测量采样类——本批跳过，留「待台架实测」。

.pre-commit-config.yaml

@@ -312,6 +312,21 @@ repos:
         files: ^(App/fs/vol_lock\.(c|h)|test/host/vol_lock/.*|test/host/common/unit_test_harness\.py)$
         pass_filenames: false
 
+      # 7f2) 卷空闲同步（写回缓存空闲 flush）主机侧单元测试（2026-10-25 加，道F 批 2）
+      #     背景：该模块是写回缓存掉电窗口的兜底网——掉电与"脏页驻留"本身台架
+      #     不可按需构造；卷忙跳过 / ioctl 失败边沿 latch / 32 位 tick 回绕 /
+      #     失败路径成对放锁（不得空放）全是纯状态逻辑。本钩子用 MSVC 离线编译
+      #     真实源文件（#include 纳入；桩：可控时钟 + 事件位图 + 卷忙注入 +
+      #     可注入 disk_ioctl），把四级门与 latch 分支一次钉死。
+      #     files 含被测源与其头、就绪位属主 sys_events 的消费面 default_task.c、
+      #     以及 harness 本身。
+      - id: vol-idle-sync-unit-test
+        name: 卷空闲同步单测（主机侧）
+        entry: python test/host/vol_idle_sync/run_unit_test.py
+        language: system
+        files: ^(App/fs/vol_idle_sync\.(c|h)|App/task/default_task\.c|test/host/vol_idle_sync/.*|test/host/common/unit_test_harness\.py)$
+        pass_filenames: false
+
       # 7g) 时间同步（time_sync）主机侧单元测试（2026-10-10 加）
       #     背景：time_sync.c 是 TCP 时间同步协议状态机，也是 N-17 号看门狗风险的**全部
       #     逻辑贡献者**——"listen 重建 -> 800ms~1s 心跳间隔"由本模块的分片延时/退避/