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T

wandering1 ee25b10053 chore(编号): 硬件网表报告里的 Trap05 统一为 TRAP-NET-05

- 6 处裸形 Trap05（V0.0 报告 5 处 + V0.1 报告 1 处）→ TRAP-NET-05，序号不变只补模块码
- 语义已核对：属主条目 docs/问题记录/CH395F_Trap_Records.md 的 TRAP-NET-05 就是
  CH395F 与 RTL8305 自动协商不兼容，同名不同义的担心排除掉了
- 别名表登记 Trap05 → TRAP-NET-05（scope 限定这两个文件，写进真容器 aliases）
- rename_ids.py 解除对 docs/硬件平台/ 的排除（芯片手册仍排除）
- 注册表 TRAP 族注记改为事实：该目录仍不进门禁扫描语料——粗测约 4200 处
  R/C/D/J/X/U/T 位号，位号类型识别做完前纳入只会让 --strict 为位号天天拦提交

验证：id-check --strict 无台账外新账；doc-links 失效与待确认均 0；
改名文件 BOM=否、CR=0、U+FFFD=0；未改 C/H，不需 @build

2026-10-22 06:33:00 +08:00

48 KiB

Raw Blame History

V0.0 硬件网表详细分析报告

一句话结论：架构完整、实板在跑，网表与实板无实质性电气矛盾；19 颗芯片料号全部确认（其中 9 颗本次新确认，8 颗经手册逐脚核实、U4 经丝印+脚位核实）；5 处设计缺陷（B3 可纯代码解决；B4/B5 为 2026-09-20 数据手册复核新核出，V0.1 已修复）、2 项 BOM/网表清理、4 项待核（1 项已由数据手册关闭）；最大系统性风险 = 验证全在"开机标记级"，功能级"静默死亡"无法发现（§1.6、§5）。

2026-09-20 数据手册复核（DS8626，stm32f405rg.md）更正声明：

原文"封装引脚编号与数据手册图记忆不符"的判定撤销——网表脚号 = 数据手册 LQFP144 脚号（逐脚吻合，见附录 C-C1/C2）；§3.3-3 实物抽查 3 脚由手册证据关闭；

新核出 B4：SWD 的 SWCLK 误接 U17.104 = PA12（无 JTAG 功能）→ V0.0 实板 SWD 不通（实测证实：V0.0 实板无法调试，飞线至 PA14 后调通）；同因 SDCKE 误占 109 = PA14（两线脚位互换）。V0.1 已修复；

新核出 B5：ADC17 输入（V_ZL2）接 U17.46 = PB0 → 当时判为"非 ADC 输入脚、通道电气上死"（2026-10-09 二次勘误：PB0 = ADC12_IN8，确为 ADC 输入脚，该通道电气上有效，实际问题是与 LED 复用 + 代码未读）；V0.1 改 44 = PC4 = ADC12_IN14（代码用 ADC_CHANNEL_14，原文写 IN12/ADC_CHANNEL_12 有误）；

5 处文字表述更正（INT=PE5 非 PA0、EXTKI=PE2/3/4 非 PC13/14/15、存储"SD 卡"实为 SPI NAND、B3②"SPI 流量干扰"不成立、"USART5"应为 UART5），详见附录 C。

文档结构：§1 结论速览 → §2 总体架构 → §3 问题清单 → §4 逐芯片详解 → §5 改进方向 → §6 最优先三件事 → 附录 A 勘误记录 / 附录 B 手册清单。

分析对象：V0.0.tel（369 行，本目录）
对照依据：docs/芯片手册/（12 份芯片手册 + 2 份 STM32 参考件，见附录 B）、AGENTS.md、STM32F407-Demo.ioc、Drivers/BSP/ 驱动代码、docs/问题记录/、docs/测试说明/
分析日期：2026-09-15
核实方法：网表逐脚对照手册 → 代码/.ioc 交叉 → 实板开机标记反推；初版误判已全部撤回，汇总见附录 A；2026-09-20 按 STM32 数据手册（DS8626）复核 U17 全部脚位并矫正，见附录 C

1. 结论速览

1.1 状态总览

项	结论
架构/实板	完整且在跑：网络/ADC/NAND/RTC/RS485 均通过开机标记
芯片料号	19 颗全部确认（§1.2 总表）
设计缺陷	5 处 B1/B2/B3/B4/B5（§3.1；B4/B5 为 2026-09-20 数据手册复核新核出，V0.1 已修复）
BOM/网表清理	2 项 A1/A2（§3.2，网表与实板不符，V0.1 更新）
待核项	4 项（§3.3，其中第 3 项"引脚编号实物抽查"已由数据手册证据关闭）
系统性风险	验证全为开机级、功能级盲区 →"静默功能死亡"（§1.6）

1.2 芯片料号总表

芯片	确认料号	功能	核实方式	备注
U1	CH395F	以太网 MAC+PHY（SPI2 从设备）	逐脚	手册在库
U2	RTL8305NBI-CG	5 端口 10/100 交换	逐脚	B1
U3	TPAFE5160	8ch 16 位并行 ADC	逐脚	—
U4	B0303S	3.3V→3.3V 隔离 DC-DC	丝印+脚位+手册	手册在库（B0303S.md）；A2
U5	WINGTAT 48pin	子板连接器	—	B2（无独立电源输入）
U6/U7	SOT-223 LDO ×2	5V→G3.3V / 5V→3.3V	逐脚	B2
U8	FOC-817SC-F	RS485 DE/RE 光耦隔离	逐脚	CTR 分档待丝印核
U9/U10/U11	CA-IS3722HS ×3	双通道数字隔离器	逐脚	U11=RS485#4、U9/U10=RS232#1/#3
U12	SuperESD-CDSOT23	A/B 线 ESD 阵列	逐脚	无源
U13	TPT3232E	双路 RS232 收发器	逐脚	非 MAX 惯例引脚
U14	C2836689 RJ45	多用途数据连接器	—	模块手册待补（§3.3-2）
U15	TP8485E-SR	RS485 收发器	逐脚	—
U16	SD2506API-G	I2C RTC 模块	逐脚	内置晶振+充电电池
U17	STM32F407ZGT6	主控（LQFP-144）	代码/.ioc 交叉 + 数据手册逐脚复核（2026-09-20）	脚号 = 数据手册 LQFP144 编号（附录 C-C1）；B4/B5
U18	AIP74LVC16245TA48	双 8 位总线收发器（子板桥）	逐脚（48 脚全对）	B3
U19	GD5F2GQ5UE	SPI NAND（WSON-8）	逐脚	—

其中 U4、U8、U9~U11、U12、U13、U15、U18（9 颗）为本次分析新确认；其余 10 颗原已知料号。

1.3 设计缺陷（5 处；B1/B2/B3 详情 §3.1，B4/B5 为 2026-09-20 数据手册复核新增）

#	摘要	修复
B1	RTL8305 V33IN 缺串联肖特基 + MDC/MDIO 悬空（无 SMI）	V0.1 改板 + 代码 SMI 初始化
B2	3.3V 主轨 SOT-223 LDO 余量 + 板级无独立 5V 输入	V0.1：主轨改 buck + 5V 排针
B3	U18 桥：11 个悬空 GPIO → 子板输出线电平不定；另有 2 条"SPI1"名义线（实为悬空线，2026-09-20 更正）→ 子板 EXTKO1/2	① 代码配置 13 个 GPIO（无需改板） ② ~~V0.1 改线~~（更正后无需，附录 C-C6）
B4	SWD 的 SWCLK 误接 U17.104 = PA12（PA12 无 JTAG 功能，SWD 仅认 PA13/PA14）→ V0.0 实板 SWD 不通（实测：实板无法调试，飞线至 PA14 后调通）；同因 SDCKE 误占 109 = PA14（两线脚位互换）	V0.1 已修复：SWCLK→109 = PA14、SDCKE→28 = PC2
B5	ADC17 输入（V_ZL2）接 U17.46 = PB0——原判"PB0 非 ADC 输入脚 → 通道电气上死"已于 2026-10-09 勘误：PB0 = `ADC12_IN8` 是有效 ADC 脚；实际问题 = 与 LED 复用 + 代码未读（潜伏）	V0.1 已改：→44 = PC4 = `ADC12_IN14`（代码实现该通道时用 `ADC_CHANNEL_14`；原文写 IN12 / `ADC_CHANNEL_12` 有误）

1.4 BOM/网表清理（2 项，详情 §3.2）

#	事项
A1	D1/D2 网表记"已放置"，实为 DNP
A2	U4 网表料号 B0505S-1WR3，实为 B0303S

1.5 待核项（4 项，详情 §3.3）

H1102NLT 共模磁环手册（T1）
HR911105A RJ45 模块手册（J1/J2）
~~STM32 封装引脚编号实物抽查（3 脚）~~ —— 已关闭（2026-09-20，数据手册证据，附录 C-C2）
X1 25MHz 晶振选料参数（±50ppm / ESR<50Ω）

1.6 系统性风险："静默功能死亡"

当前验证链全是"开机级标记"（ADC init: 只证明 GPIO 配置成功、不证明转换功能；RS485/RS232/ADC 均无功能级测试）——串口段（U8 DE/RE 通路、U15 总线、CN1 环回）或 ADC 即使真死了，现有测试也会全部 PASS。对策：一次性上电测量清单（§5.1）+ 开机功能级断言（§5.2）。

2. 总体架构

2.1 电源树

flowchart LR
    P5["子板 5V（U5: A2/B2/C15）"] --> F1["C46/C47 + C99 470uF + L3"]
    F1 --> V5["5V 轨（C45 220uF + C49/52/53/56/57）"]
    V5 -->|"L1 磁珠"| AVCC["AVCC → TPAFE5160 AVDD×4"]
    V5 --> U7["U7 SOT223 LDO"]
    V5 --> U6["U6 SOT223 LDO"]
    U7 --> V33["3.3V 主轨（C11 10uF + 22×100nF）"]
    U6 --> VG33["G3.3V（C54/55/60-63）"]
    VG33 --> L4U4["L4 → U4 B0303S 隔离电源（3.3V→3.3V, 1W）"]
    L4U4 --> VC33["C3.3V/CGND 隔离电源域（U8-U15 串口段, CN1）"]
    V33 -->|"L6 磁珠"| VDDA["STM_VDDA（C77/C78→AGND）→ STM32 VDDA/VSSA"]
    V33 --> H1["H1.1 → 显示模块（8080 LCD）"]
    V33 -->|"U2 pin37 V33IN → 片内 LDO"| V10["AVDDL 1.0V（C3 220uF + C4-C10 7×100nF + Q1 指示）"]
    GND["GND（主数字地）"] -->|"L2 0603 电感（单点桥）"| AGND["AGND（TPAFE 模拟地，与 GND 分割）"]
    GND -.->|"U20/U21 4.7nF（AC 耦合）"| PGND["PGND（RJ45 屏蔽地: J1/J2/U14 shield）"]
    VC33 -.->|"U22 4.7nF（AC 耦合）"| PGND

四个电源/地域：

GND 主数字地；AGND TPAFE 模拟地，经 L2 0603 电感与 GND 单点桥（DC 连通 + 高频隔离）
C3.3V/CGND 隔离域：U4（B0303S）3.3V→3.3V 隔离输出，供对外串口段（U8~U15、CN1），与主数字地直流隔离
PGND RJ45 屏蔽地，经 U20-U22 4.7nF 与 GND/CGND 交流耦合（屏蔽不直连）
3.3V 双轨：G3.3V（U6，隔离电源输入侧）与 3.3V 主轨（U7），间有 ~0.1-0.3V 偏移（随 B2 修复并轨）

2.2 六大信号子系统

子系统	路径	状态
以太网	CH395F(SPI2+DMA) → T1(350uH CM 磁环) → RTL8305NB port3 → 内部 crossbar → port0/1 → J1/J2(集成磁 RJ45) → 网线	在跑（TRAP-NET-05：CH395F PHY 与 RTL8305NBI 自协商不兼容 → 代码 `ch395f_set_phy(0x08)` 强制 100M 全双工后稳定）
模拟采集	15 路 AIN（10 路 → TPAFE5160 8ch+备用，5 路 → STM32 ADC，均 1k+1k 匹配阻抗+滤波）→ 16 位并口回 STM32	开机标记通过（功能级未验证，见 §3.1/B3 与 §5）
存储	GD5F2GQ5UE(WSON8, SPI1)——FatFS 卷在此 NAND 上（2026-09-20 更正：网表无 SD 卡/SDIO，原文"SD 卡(FatFS)"系误称，附录 C-C5）	NAND init 标记通过
时钟	SD2506API(I2C RTC 模块：内置晶振 + 内置充电电池 + 充电电路) → 墙钟子系统	SD2506 ID 读取通过（功能性验证）；内置电池掉电自动续走，代码开机写 18H=0x82 使能充电并读 battery: 标记
串口	USART1 调试口（PA9/PA10）；U5 直连 UART×2（USART1 复用 + USART3 PB10/PB11）；RS232×2（U9/U10 数字隔离器→U13 TPT3232E→CN1，其中 #3 复用 U14 RJ45；#1 = USART2 PD5/PD6，#3 = UART4 PC10/PC11）；RS485#4（UART5 PC12/PD2——2026-09-20 更正：原文"USART5"，F407 无 USART5，附录 C-C10 →U11 数字隔离器→U15→A/B→CN1；DE/RE 经 U8 光耦 FOC-817 跨界，DE = PD0；U12 = SuperESD 防静电阵列并接 A/B，对 CGND 钳位）	初始化标记通过（功能级未验证）
显示/扩展	H1(16pin) 8080 LCD 接口 → 显示模块；U18(TSSOP48) AIP74LVC16245 双 8 位总线收发器（strapping 锁定 A→B 常通）：子板 EXTKI×3→PE2/PE3/PE4（脚 1/2/3；2026-09-20 更正，原误作 PC13/14/15，附录 C-C4）、11 个未配置 GPIO→子板 LED/继电器/HT/EXTKO、2 条"SPI1"名义线（实为未配置悬空线，2026-09-20 更正，附录 C-C6）→子板 EXTKO1/2	代码未读 PE2/3/4、未驱动 13 个 GPIO（子板输出电平不定，B3）

2.3 关键架构事实

RTL8305NB 工作在未编程默认状态（TRAP-NET-05 反推证实）：MDC/MDIO（pin25/26）悬空、无 EEPROM，靠默认 crossbar/VLAN 配置桥接 port3↔port0/1；strapping 仅用 DIS_EEE（pin29，R6 10k 上拉 = 禁 EEE；该脚为 I/O_PD 双功能脚，兼作 P0LED 指示并接 J1 模块 LED）。该拓扑实测可跑 100M，前提是默认配置恰好匹配，属脆弱平衡（B1）。
串口段为完整隔离设计：电源（U4）+ TX/RX（U11/U9/U10 数字隔离器）+ DE/RE（U8 光耦）三路均经隔离器件跨界，对外 485 口与主数字地完全隔离（仅 0.6-1pF 光浮电容耦合）。

3. 问题清单

3.1 设计缺陷（5 处，V0.1 应修；B4/B5 已于 V0.1 修复）

#	问题	影响	修复
B1	RTL8305 V33IN 缺手册要求的串联肖特基（3.3V 直连）；MDC/MDIO 悬空（无 SMI）	掉电时 V33IN 可倒灌 3.3V 主轨、破坏上电时序并威胁片内 LDO；PHY 全参数锁死默认态，TRAP-NET-05 只能单边强制	3.3V→V33IN 串肖特基（BAT54/SS34，阳极接 3.3V、阴极接 V33IN，Vf 小，禁硅 PN）；引 MDC/MDIO 至 STM32 GPIO（代码加 SMI 初始化：port3 强制 100F、LED 配置、VLAN 确认）
B2	3.3V 主轨 SOT-223 LDO；板级无独立 5V 输入	峰值电流/热余量存疑；单独调试必须依赖子板线缆	主轨改 buck（顺带并掉 G3.3V 双轨偏移）；加 5V 调试排针 + TVS
B3	U18 桥（AIP74LVC16245，strapping 锁定 A→B 恒使能）：A 侧 11 个 GPIO（H16/V15/J3/F3/R16/K3/DQM0/WAIT1/DQM1/RAS/SDCKE）未配置悬空 → 子板 LED×4/RELAY_STO/HT×5/EXTKO3 电平不定；另 2 条"SPI1"名义线（U17.77/78 = PD8/PD9，2026-09-20 更正：无 SPI1 AF、代码未配置，实为悬空线）→ 子板 EXTKO1/2	子板输出态（含继电器）随机	① 代码显式配置 13 个 GPIO 为安全默认电平（LED 灭/继电器断/告警静默，无需改硬件）② ~~V0.1 改线~~（2026-09-20 更正：该 2 线无 SPI1 AF 且无驱动源，"SPI 流量干扰"不成立，无需改线）
B4	SWD 的 SWCLK 接 U17.104 = PA12（无 JTAG 功能；SWD 仅认 PA13/PA14）→ 实板 SWD 不通（实测证实：V0.0 实板无法调试，飞线至 PA14 后调通）；同因 SDCKE 占 109 = PA14（脚位互换，见 §4.6）	V0.0 板 SWD 烧录/调试不可用（飞线绕过）；ST-LINK 常规 2 线流程失效	V0.1 已修复：SWCLK→109 = PA14（JTCK-SWCLK）、SDCKE→28 = PC2
B5	ADC17 输入（V_ZL2）接 U17.46 = PB0——原判"非 ADC 输入脚"已于 2026-10-09 勘误：PB0 = `ADC12_IN8` 是有效 ADC 脚	第 17 路当时未被代码读取（开机标记照样 PASS——典型"静默死亡"），且与 LED 复用	V0.1 已改：→44 = PC4 = `ADC12_IN14`（代码实现时用 `ADC_CHANNEL_14`；原文写 IN12 / `ADC_CHANNEL_12` 有误）

3.2 BOM/网表清理（2 项，V0.1）

初判的"网表↔实板矛盾"4 项已全部澄清撤回（CH395F TXD、SD2506 封装、D1/D2、U4，见附录 A）；遗留清理项：

#	位置	网表记载	实际状态	处理
A1	D1/D2 (SMB)	记为已放置	DNP 未贴（设计意图防浪涌，对板内电源轨意义有限）	V0.1 去掉焊盘 + 网表标 DNP
A2	U4 料号	B0505S-1WR3（5V 入/5V 出）	B0303S（3V 入/3V 出隔离电源）	V0.1 更新料号并更换焊盘

3.3 待核项（4 项）

H1102NLT 共模磁环（T1）：绕组布局靠实跑反推（交叠式），手册未入库。
HR911105A RJ45（J1/J2）：集成磁已反证成立；pin9(LED)/pin10(strapping)/pin4,5(屏蔽) 定义待模块手册确认。
STM32 封装引脚编号：已关闭（2026-09-20，数据手册证据，免实测）——按 DS8626 Table 7 逐脚核对：25 = NRST、23/24 = PH0/PH1（8MHz）、73 = PB12 全部与数据手册一致；原文"与数据手册图记忆不符"的判定系作者记忆偏差（网表脚号即手册 LQFP144 脚号，附录 C-C1/C2）。
X1 25MHz 晶振：手册要求 ±50ppm / ESR<50Ω，选料参数待核。

3.4 轻微改进（非缺陷，并入 V0.1，见 §5.3）

T1 绕组远端 4/5/12/13 悬空 → 加对地旁路（EMI 细节）
TPAFE RESET 无运行时复位能力、对 3.3V 毛刺敏感 → 可改 GPIO 控制（顺带获得软复位，见 §4.5）
网名 'R16'（U18 总线）与电阻 R16 撞名 → 改名防误读

4. 逐芯片详解

4.1 主控：U17 = STM32F407ZGT6（LQFP-144）

全部功能引脚与代码/.ioc 一一对应（59 个已配置脚）；电源脚（2026-09-20 按数据手册复核）：VDD×12 + VBAT(6) + PDR_ON(143) → 3.3V（共 14 脚，PDR_ON 高 = 片内 1.2V LDO 开启 ✓）；VSS×9 → GND；VSSA(31) → AGND；VREF+(32)/VDDA(33) 经 L6 → 3.3V，C77/C78 → AGND；VCAP1(71)/VCAP2(106) → C94/C79 → GND（值未标注，手册要求 1~4.7µF 低 ESR）；BOOT0(138) → GND ✓；NRST（pin25）= R40 10k 上拉 + 2×100nF(C14/C74) + SW1；HSE（pin23/24 = PH0/PH1）= 8MHz + 12pF×2。
封装引脚编号（2026-09-20 数据手册复核，原判定撤销）：网表脚号与 DS8626 Table 7 的 LQFP144 脚号逐一吻合（NRST=25、HSE=23/24、PB12-15=73-76、VSSA=31/VREF+=32/VDDA=33、PG0-15=56/57/87-94/124-129/132、PA13/PA14=105/109 等 40 余脚全部对上）——原文"与常见数据手册图记忆不符→判定网表正确"中的"不符"系作者记忆偏差（当时未实际比对在库手册），予以撤销；§3.3-3 实物抽查项由手册证据关闭（附录 C-C1/C2）。
悬空脚：U17.7 及若干未配置 GPIO——复位后高阻，正常；U18 A 侧 13 线中 11 线（H16/V15/J3/F3/R16/K3/DQM0/WAIT1/DQM1/RAS/SDCKE）为未配置悬空、无人驱动（B3，见 §4.6），另 2 线（"SPI1_SIMO/SOMI" 网名，U17.77/78 = PD8/PD9）经 2026-09-20 数据手册复核更正：此二脚无 SPI1 的 AF（F407 的 SPI1_MOSI/MISO 仅可选 PA7/PB5/PC12，而 PB5 已用于 NAND 的 SPI1），代码亦从未配置 → 实为未配置悬空线而非活动信号，与 11 线同类（附录 C-C6）。

4.2 以太网段：U1、U2、T1、J1/J2、X1/X2

U1 = CH395F（QFN-32，以太网 MAC+PHY，SPI 从设备）

引脚全对：SCS/SCK/SDI/SDO→PB12-15（封装 pin73-76）、INT→PE5（pin4；2026-09-20 更正：原文误作 PA0，代码 CH395_INT = GPIOE PIN5 佐证，附录 C-C3）、RSTI←NRST、VDDK 1uF(C13)、晶振 X2 25MHz+12pF×2、ELINK#/EACT#→LED1/LED2（470Ω 上拉，低有效）。
TXD 脚为 5.1k 下拉 = SPI 模式配置正确（初版"下拉可疑"疑虑已排除，见附录 A-9）。

U2 = RTL8305NBI-CG（QFN-48，5 端口 10/100 PHY 交换）

port3(pin14-17)→T1→CH395F；port0(pin44-47)→J1；port1(pin2-5)→J2；port2/4 未用。
电源：V33IN(pin37)=3.3V；1.0V 核心由片内 LDO 生成（V10OUT=pin36=AVDDL，C3 220uF+7×100nF）——无需电感（手册 L269："integrates one LDO regulator to generate 1.0V from a 3.3V input power, and needs only one external diode"）；RESETB(pin27)←主 NRST（与 MCU 同步复位，满足上电时序 Td>5ms 建议）。
B1（两项）：
1. 手册要求 1 个外部二极管（L269/L336/L985；参考设计图在库内 md 中缺失，接法以手册参考设计为准）：在 3.3V→V33IN(pin37) 通路串联肖特基，阳极接 3.3V 轨、阴极接 V33IN——上电时 3.3V 正向导通给 LDO 供电（仅降 Vf）；掉电时若 V33IN 电位高于 3.3V 轨则反向截止，防止 V33IN 倒灌回系统 3.3V 主轨、破坏上电时序（Ta<Tb），保护片内 LDO。选型：肖特基（BAT54/SS34），Vf 尽量小，不能用普通硅 PN 二极管。V0.0 网表缺此二极管（U2.37 直连 3.3V 轨）——V0.1 必加。
2. MDC/MDIO 悬空 = 无 SMI 编程能力：端口速率/双工、LED 行为、VLAN 均锁死在默认值；TRAP-NET-05 的"强制 100M"只在 CH395F 侧生效，交换侧不可调——当前能跑是默认配置恰好匹配，属脆弱平衡。
P0LED/DIS_EEE（pin29）为双功能脚（I/O_PD 开漏）：同一节点 {U2.29, R6 10k 上拉, J1.10(模块 LED 脚)}——上电时 10k 上拉给出 DIS_EEE=1（禁 EEE）；PHY 初始化后 pin29 仍可拉低作 P0LED 链路/活动指示，10k 上拉兼作 LED 上拉 → J1 有 PHY LED 指示，设计正确（J2 同理：P1LED 经 R2 470Ω → J2.9；两侧上拉值不对称 10k/470Ω，对 LED 通断状态无实质影响）。

T1 = 350uH 16 脚共模磁环（H1102NLT）

CH395F MDI ↔ RTL8305 port3 交叉配对完整（RXP↔TXOP3、RXN↔TXON3、TXP↔RXIP3、TXN↔RXIN3），依赖交叠绕组布局 (1,16)(3,14)(6,11)(8,9)——TRAP-NET-05 证实该路径实测通流（100M），布局推断成立。
小缺陷（§3.4）：绕组远端 T1.4/5/12/13 悬空（无对地旁路），EMI 细节；手册未入库（§3.3-1）。

J1/J2 = HR911105A RJ45

MDI 直连（无外挂变压器）⇒ 模块必为集成网络变压器型（100M 实测通过反证成立）。J1.10 = 模块 LED（U2 P0LED 驱动 + R6 10k 上拉）、J1.9 = 仅 470Ω 上拉（无 PHY 驱动，LED 灭）、J2.9 = 模块 LED（U2 P1LED 驱动 + R2 470Ω 上拉）、J2.10 = GND、pin4/5 = 屏蔽对地。引脚定义待模块手册（§3.3-2）。

X1/X2/X3 晶振

X1=25MHz→U2（15pF×2；手册要求 ±50ppm / ESR<50Ω，选料待核 §3.3-4）；X2=25MHz→U1（12pF×2）；X3=8MHz→U17 HSE（12pF×2）。均正确。

4.3 电源段：U5、U6/U7、U4

U5 = 48pin 子板连接器（WINGTAT）

供电入口 VDD50（A2/B2/C15 三脚并联）；15 路 AIN；ST_UART0/2 直连；EXTKI/EXTKO/CLZ_LED/ERT_LED 等全部经 U18 桥；CF_P/CF_Q、CLOCK 经 U14 RJ45 复用传子板。
B2（其一）：板级无独立电源输入——单独调试必须经 48pin 线缆。V0.1 加 5V 排针。

U6/U7 = SOT-223-4 LDO（引脚 1=GND, 2/4=VOUT, 3=VIN，与标准一致）

U6: 5V→G3.3V（收发器域）；U7: 5V→3.3V（主轨）。
B2（其一）：主 3.3V 轨负载 ≈ STM32(峰值 ~1A 量级)+CH395F+PHY 3.3V 群+NAND+RTC+U18+显示 H1，走 SOT-223 LDO 电流/热余量需核算（输入-输出压差 1.7V 上耗散可观）；V0.1 建议主轨改 buck、G3.3V 并入主 3.3V 轨（C3.3V 轨为 U4 隔离电源输出，与输入侧 DC 隔离，不受并轨影响）。

U4 = B0303S 隔离电源芯片（隔离 DC-DC，TH 4 脚）

3.3V→3.3V 隔离电源：pin1=VIN−(GND)、pin2=VIN+(G3.3V，经 L4+C50)、pin3=VOUT−(CGND)、pin4=VOUT+(C3.3V)——4 脚接线即隔离电源的标准输入/输出，正确。
设计意图：对外部串口段（U8-U15 收发器/ESD 防护、CN1、C3.3V 轨）提供隔离 3.3V 电源域，CGND 与主数字地 GND 直流隔离，提升对外端口的 EMI/浪涌稳健性。
A2：网表/焊盘记为 PWRM B0505S-1WR3（5V 入/5V 出），实物芯片为 B0303S（3V 入/3V 出）——实板与实际供电条件（输入 G3.3V≈3.3V）相符；V0.1 将网表料号更新为 B0303S 并更换焊盘。
手册在库（docs/芯片手册/B0303S.md，EVISUN B_S-1WR3 系列）：B0303S-1WR3 = 3.3V 输入（2.97~3.63V）/ 3.3V 输出 303mA / 1W / 隔离 1500VDC(1min) / 开关频率 200-340kHz / 持续短路保护——实物输入 G3.3V≈3.3V 在输入范围内、4 脚接线与手册标准输入/输出一致（初版误判"3Ω 功率电阻"已撤回，见 A-1；初版"手册未入库"判定系目录扫描误报，见 A-11）。
小注（非缺陷）：该系列为非稳压输出（负载调节率 8% typ / 20% max，10%→100% 负载）——C3.3V 轨电压随串口段负载变化而 sag，隔离段各芯片（U8-U15）供电范围宽（3V~5.5V 类），当前负载水平下无影响；V0.1 若串口段负载显著增加需复核最低负载电压。

4.4 隔离串口段：U8~U15

隔离拓扑总览：对外 485/RS232 口与主数字地完全隔离——电源经 U4（隔离 DC-DC）跨界，TX/RX 经 U11/U9/U10（数字隔离器）跨界，DE/RE 经 U8（光耦）跨界，A/B 线 ESD 经 U12/D3-D6 钳位至 CGND。

STM32 侧引脚/AF（2026-09-20 数据手册 Table 9 复核，全部成立）：RS485#4 = UART5（原文"USART5"更正：F407 无 USART5 外设；PC12 = UART5_TX(AF8)、PD2 = UART5_RX(AF8)）；RS232#1 = USART2（PD5/PD6，AF7）；RS232#3 = UART4（PC10/PC11，AF5）；DE = PD0（GPIO）；调试口 = USART1（PA9/PA10，AF7）；U5 直连第二路 = USART3（PB10/PB11，AF7）。

U8 = FOC-817SC-F 光耦（RS485 DE/RE 隔离）

手册已入库（docs/芯片手册/光耦隔离芯片FOC-817SC-F.md，佛山市国星光电）：红外 LED+光电晶体管，V_ISO=5kVrms、CTR 50-600%@IF=5mA/VCE=5V、V_CE(sat)≤0.2V、BV_CEO≥80V、隔离电容 0.6-1pF。
引脚定义（手册：1=阳极、2=阴极、3=发射极、4=集电极），网表逐脚核实为标准开集电极隔离接法：
- LED 侧（主侧电源域）：阳极(1) ← G3.3V 经 R34 390Ω（LED 限流电阻，IF≈(3.3−1.2)/390≈5.4mA）；阴极(2) ← ST_DIR4（STM32 PD0）。
- 晶体管侧（隔离侧电源域）：发射极(3) → CGND；集电极(4) → DIR4 → U15.2/3（DE+/RE− 并接）+ R35 1.5k 上拉至 C3.3V。
逻辑正确（LED 低有效、反相输出）：PD0=1（发送）→ 阴极电位=阳极，LED 灭 → 晶体管截止 → DIR4=高（C3.3V）→ DE=1、/RE=1 = 发送态；PD0=0（空闲）→ LED 亮 → 晶体管导通 → DIR4≈V_CE(sat)≈0.1-0.3V → DE=0、/RE=0 = 接收态。
小注（非缺陷）：817 截止频率 ~80kHz，DE/RE 慢信号充裕；CTR 裕量取决于分档——档 C（200-400%）最恶劣高温角（110°C，CTR×0.54）驱动电流仍 ≥5mA、对 2.2mA 下沉电流裕量充足；若实物为档 L（50-100%），≥100°C 角低电平略不足（最坏 DIR4 低 ≈1.3V > VIL 1.0V），可 V0.1 将 R35 1.5k 改 10k（分档以丝印核实）。

U9/U10/U11 = CA-IS3722HS 双通道数字隔离器

手册已入库（docs/芯片手册/数字隔离器 CA-IS3722HS.md）：CA-IS371x/2x 系列，DC~150Mbps、CMTI ±100kV/µs、施密特输入、传播延迟 8ns typ；SOIC8 窄体 3.75kVrms（WB 宽体 5kV）；"H"后缀 = 失电/失信号时输出默认高。
SOIC8 引脚定义（手册表 6-2），三颗网表全部逐脚吻合 CA-IS3722：pin1=VDDA、pin2=VO1（通道1 A 侧输出）、pin3=VI2（通道2 A 侧输入）、pin4=GNDA、pin5=GNDB、pin6=VO2（通道2 B 侧输出）、pin7=VI1（通道1 B 侧输入）、pin8=VDDB——两通道方向相反：通道1 = B→A（pin7→pin2，RX 用）、通道2 = A→B（pin3→pin6，TX 用），恰为设计所需的 TX+RX 配对。
U11（RS485 通道 #4）：TX：U17.113(TX)→ST_TX4→U11.3 →[隔离]→ U11.6→TX4→U15.4(DI)；RX：U15.1(RO)→RX4→U11.7 →[隔离]→ U11.2→ST_RX4→U17.116(RX)。8 脚全接、两侧各取本侧电源，接法正确。
U9（RS232#1）：U17.119(TX)→ST_TX1→U9.3 →[隔离]→ U9.6→TX1→U13.11(TIN1)；U13.12(ROUT1)→RX1→U9.7 →[隔离]→ U9.2→ST_RX1→U17.122(RX)。U10（RS232#3）：U17.111/112 ↔ U13.10/9，两侧同样全接、方向正确。
小注（非缺陷）："H"后缀 = 失电/失信号时输出默认高——主侧（STM32）掉电后 B 侧 TX 输出默认高，且 U8 光耦 LED 同时熄灭（DIR4 被 R35 拉高 → DE=1）；若隔离侧电源仍存活，收发器可能对总线驱动不定电平。如需掉电"总线静默"，V0.1 可考虑选 L 后缀（默认低）或加掉电检测。

U12 = SuperESD-CDSOT23 防静电（RS485 A/B 线，无源）

pin1=A、pin2=B、pin3=CGND、pin4（中心 GND 焊盘）悬空——CDSOT23 双通道 ESD 二极管阵列（IO1/IO2/GND/GND-pad）的标准接法。
功能：CN1 对外 RS485 A/B 线的 ESD/浪涌钳位，对隔离侧地 CGND 钳位——与被保护收发器 U15 同属 CGND 地，参考地正确；与 RS232 线 D3-D6(SMB) 保护配置对称。pin4 中心焊盘悬空为 SMT 常态，ESD 电流仍经 pin3 回 CGND，无功能影响。
具体料号以丝印复核（Bourns/TE 系列，PESD0502B 类）；手册已入库。

U13 = TPT3232E SOP-16 双路 RS232 收发器（第二级，→CN1 与 U14）

手册已入库（docs/芯片手册/TPT3232E RS232 电平转换芯片.md）：3V~5.5V、250kbps、2 驱动器+2 接收器、RS232 总线脚 IEC61000 ESD 保护（±15kV HBM / ±12kV 接触放电）。
引脚定义为非 MAX 惯例（7=TOUT2、8=RIN2、9=ROUT2、10=TIN2、11=TIN1、12=ROUT1、13=RIN1、14=TOUT1；MAX232 为 7=R2OUT、8=T2IN、9=T2OUT、10=R2IN、11=T1OUT、12=R1IN、13=R1OUT、14=T1IN），网表已对照手册逐脚核实全部一致：
- 通道1：TIN1(11)←TX1←U9.6（STM32 TX 经 U9 隔离通道）；TOUT1(14)→RS232_TX1→CN1.12；RIN1(13)←RS232_RX1←CN1.10；ROUT1(12)→RX1→U9.7（→STM32 RX）。
- 通道2：TIN2(10)←TX3←U10.6；TOUT2(7)→RS232_TX3→CN1.11；RIN2(8)←RS232_RX3←CN1.9；ROUT2(9)→RX3→U10.7（→STM32 RX）。
- 电源：pin15=GND→CGND、pin16=VCC→C3.3V（隔离侧）。
- 泵电容：C1=pin1-3(C68) ✓、C2=pin4-5(C71) ✓、V−(pin6)→C69→GND ✓；V+(pin2)→C70→GND——手册典型电路为 V+→VCC，稳态下两者功能等价（两端均为平整 DC 轨、电容无 DC 电流、V+ 轨电平由电荷泵拓扑确定），非功能缺陷，V0.1 可改与手册一致。
泵电容 C68-C71 值网表未标（归 '{Value}' 组），实板对照手册 Table 1 核对：3.3V 供电 → C1≥0.2µF、C2/C3/C4≥0.1µF（统一 0.2µF 亦合规）。
CN1 线上 D3-D6 四只 SMB 二极管对 CGND 钳位（ESD/浪涌，CN1 为对外边界，保护有效）；芯片总线脚自身亦有 ±15kV HBM 保护，两级防护。

U15 = TP8485E-SR RS485 收发器（3PEAK，板侧，总线上唯一有源收发器）

手册已入库（docs/芯片手册/TP8485E-SR.md）：3V~~5.5V 供电、300bps~~250kbps、1/8 unit load（总线最多 256 节点）、full fail-safe 接收器（总线悬空/短路/空闲时 RO 输出高）、热插拔电路（上/掉电 VCC<~2.5V 期间 Tx/Rx 保持高阻，防扰总线）、总线脚片上 ESD ±18kV HBM（按手册板级 TVS 可省）。
引脚定义（SOIC-8，SN65HVD230/MAX485 族标准 8 脚布局），网表逐脚吻合 TP8485E：pin1=RO、pin2=DE、pin3=/RE、pin4=DI、pin5=GND、pin6=A、pin7=B、pin8=VCC。
接线：pin1=RO→RX4、pin2=DE 与 pin3=/RE 并接 DIR4（单线控制）、pin4=DI←TX4、pin5=CGND、pin6=A、pin7=B、pin8=C3.3V(VCC)——8 脚全接、取隔离侧 C3.3V/CGND 电源，接法正确。
控制逻辑正确：空闲 DIR4=0 → DE=0(驱动关断)+/RE=0(接收器开) = 接收态；发送 DIR4=1 → 驱动开、接收关。

4.5 采集/时钟/存储：U3、U16、U19

U3 = TPAFE5160（LQFP-64，8ch 16-bit ADC，ADS8688 类）

参考电路完整（REFSEL 经 R29 10k 上拉 = 内部基准；REGCAP C42/C41；REFIN C39；REFCAPA/B 经 C37 短接）。
模式配置全对：RANGE(pin8)=GND → ±5V；/PAR-SER(pin6) 10k 下拉 → 并口；/STBY(pin7)=3.3V → 正常工作；/CS(pin13)=GND（并口模式不使用）。
RESET(pin11) 电路（设计正确）：'HRST' 网 = {U3.11, R16(10k)→GND, C31(1uF)←3.3V 轨}。R16 另一端在 GND 网，C31 跨接 3.3V 轨与 HRST → 标准上电复位脉冲电路：3.3V 上升沿经 C31 对 RESET 产生约 1uF×10k ≈ 10ms 的高电平脉冲，随后 10k 把 RESET 拉到 0V。RESET 为高有效（手册 L532："set to logic high, the device is in the reset mode"），DC=0V = 正常工作。
小缺陷（§3.4）：无运行时复位能力（代码确实不需要）；3.3V 轨大毛刺可经 C31 再触发误复位（概率低）。
并口数据 DB0-15→PG0-15、/RD=PD3、CONVST=PD4、BUSY=PD7、FRSTDATA→U17.115（经 R24 4.7k 上拉）、OS0-2=PF13-15，与代码完全一致。

U16 = SD2506API-G（I2C RTC 模块，6 引脚）

器件为 SD2506API 模块（非裸片）：内置 32.768k 晶振 + 内置充电电池 + 充电电路（手册 L11：电池满充常温下掉电走时约 8 个月，电池寿命 5~8 年；自动电源切换：VDD<2.4V 且 VDD<VBAT 时自动转电池供电，PMF 位指示电源模式）。
封装与引脚编号（已核实，设计正确）：实物封装 6 个引脚，但编号不按 1~6 顺序——模块只引出手册脚号 1/4/5/6/7/8（表 1：1=TEST, 4=GND, 5=SDA, 6=SCL, 7=INT, 8=VDD；pin2/3 未引出）。网表接 4/5/6/8 = GND/SDA/SCL/VDD ✓，1（TEST，手册要求悬空）与 7（INT，未用）悬空 ✓，与手册完全一致。
掉电走时（已核实，无缺陷）：后备电源为模块内置充电电池（无外接 VBAT 脚），不存在"无后备电池"问题；18H 充电寄存器非易失（docs/芯片手册/SD2506API-G.md §4.8：出厂均配置 82H = EN_Charge+5K 电阻），长时掉电可能改值——代码每次上电回读校验 18H（=0x82 不写；≠0x82 经写允许窗口重置为 0x82 并回读验证，2026-09-21 修复 E-32，sd2506_init()），满足手册 L390 每次上电重置 18H 的要求；开机另读电池电压寄存器 1AH/1BH 输出 battery: 标记（sd2506_get_battery_voltage()），与手册一致。

U19 = GD5F2GQ5UE（WSON-8，SPI NAND）

引脚全部验证正确（1=CS 经 R43 4.7k 上拉、2=SO、3=WP、4=VSS、5=SI、6=SCK、7=HOLD、8=VCC、EP=GND）；VCC 去耦 C72/C73。无问题。

4.6 显示/子板桥：U18、U14

U18 = AIP74LVC16245TA48 双 8 位总线收发器（TSSOP-48，子板桥）

手册已入库（docs/芯片手册/锁存器_AIP74LVC16245TA48.TB.md）：16 位 = 2×8 位总线收发器，每字节独立 OE（低有效）+ DIR（方向）控制；电源 1.2~3.6V、I/O 5V 耐压（可对接 5V 逻辑）、TSSOP-48；手册涵盖 LVC（无总线保持）/LVCH（总线保持）两变体、打印标识同为 "74LVC16245"（实际变体以订料料号为准，对本电路功能无影响）。
Strapping（网表核实，工作模式锁定）：1DIR(pin1)/2DIR(pin24) 经 4.7k（R38/R41）上拉 3.3V → DIR=H；1OE(pin48)/2OE(pin25) 经 4.7k（R39/R42）下拉 GND → OE=L。按手册功能表（nOE=L、nDIR=H：nBn 随 nAn），两字节均工作于 A→B 单向直通、恒使能（A 侧为输入、B 侧为输出，桥永久导通）。
逐脚核实（48 脚与手册全部吻合）：12 电源脚（GND=4/10/15/21/28/34/39/45、VCC=7/18/31/42，取主 3.3V/GND 轨）✓；32 个 I/O 脚与 1A/2A/1B/2B 分配完全一致 ✓；4 控制脚（pin1/24=1DIR/2DIR、pin48/25=1OE/2OE）✓。
信号通路（A→B，三类）：
1. 子板→STM32（确定、有功能）：EXTKI1/2/3（子板按键态，A 侧主动驱动：U5.C1/B16/A16→1A2/1A1/1A0）→1B2/1B1/1B0→ST_IN_E4/C3/D4→STM32 封装 pin 1/2/3 = PE2/PE3/PE4（2026-09-20 数据手册复核更正：原文误作 PC15/PC14/PC13，附录 C-C4）。注意：网名为历史遗留（ST_IN_C3 实为 EXTKI2、ST_IN_D4 实为 EXTKI3、ST_IN_E4 实为 EXTKI1）——这 3 线实为子板 EXTKI 按键信号经收发器传入 STM32，电平由子板按键状态决定；V0.0 代码尚未读 PE2/3/4（无 EXTKI 处理）——硬件通路完整，待固件启用（须配 PE2/PE3/PE4，勿配 PC13/14/15——那三脚在 V0.1 已被子板 LED 线 V15/J3/F3 占用）。
2. STM32→子板（悬空、不定，B3）：H16/V15/J3/F3/R16（1A3~~7←U17.79/80/81/82/85 = PD10/PD11/PD12/PD13/PD14）+ K3/DQM0/WAIT1/DQM1/RAS/SDCKE（2A0/3~~7←U17.86/96/97/98/99/109 = PD15/PC6/PC7/PC8/PC9/PA14）共 11 线均为未配置高阻引脚 → 所驱动子板输出 11 线（RUN_LED/TRIP_LED/ERT_LED/CLZ_LED、RELAY_STO、HT_A23/HT_A26/HT_C25/HT_C26/HT_C27、EXTKO3）电平不定 → 子板 LED/继电器/告警状态不可预测。⚠ SDCKE 占用 109 = PA14（SWD 的 SWCLK 专用脚），而 SWCLK 头网线接在 104 = PA12（无 JTAG 功能）——两线脚位互换，即 B4 的成因（§3.1/B4；V0.1 已全部理顺：SWCLK→109、SDCKE→28）。
3. "SPI 线"耦合到子板（2026-09-20 更正：非 SPI 流量）：2A1/2A2 = "SPI1 MISO/MOSI" 网名（U17.77/78 = PD8/PD9）→ 子板 EXTKO1/EXTKO2——更正：PD8/PD9 无 SPI1 的 AF（F407 SPI1_MOSI/MISO 仅 PA7/PB5/PC12，PB5 已用于 NAND 的 SPI1，同一 SPI1 外设不能同时落两组引脚），代码从未配置此二脚 → 实为未配置悬空线，原文"NAND 侧 SPI 流量会调制子板这 2 线"不成立（无驱动源）；风险与 11 线同类（合计 13 条悬空线，代码配安全电平即可），无需 V0.1 改线（附录 C-C6）。

U14 = RJ45（C2836689）多用途数据连接器

复用向子板传：RS232#3(TX3/RX3，RJ45 pin3/6)、CF_P/CF_Q 差分对、CLOCK。pin4/5 = 屏蔽→CGND、pin8 → GND（金属壳性耦合两地，无 DC 电源路径，无碍）。引脚定义待对照模块手册（§3.3-2）。

4.7 无源器件

电感/磁珠/其他

L1/L6 = 0603 磁珠（AVCC/STM_VDDA 滤波）；L2 = 0603 电感，AGND↔GND 单点桥（模拟/数字地分割：DC 连通 + 高频隔离）；L3 = 5V 输入滤波电感；L4 = U4 输入侧滤波电感（G3.3V→U4 VIN+）。
Q1 = SOT-23 NPN（1.0V 轨指示）：基极经 R10(1k) 接 AVDDL，集电极→LED，发射极→GND：AVDDL 高于导通阈值时点亮。合理。
U20/U21/U22 = 4.7nF 跨地电容（GND↔PGND↔CGND 单点耦合）。
D3-D6(SMB) = CN1 线上 ESD 钳位（pin1→CGND, pin2→信号线；CN1 为对外边界，保护有效）；D1/D2(SMB) = 3.3V/G3.3V 轨对地（实为 DNP 未贴，见 A1）。

电容/电阻分组速览

组	元件	作用	结论
输入 bulk	C99 470uF, C46/C47, L3	5V 入口滤波	✓
5V 轨	C45 220uF, C49/52/53/56/57	L3 后 bulk+去耦	✓
3.3V 主轨	C11 10uF + 22×100nF（C12/15/16-21/58/59/72/73/80-93/100/102）	LDO 输出+全芯片去耦	✓ 数量充足
G3.3V 轨	C54/55/60-63	收发器 LDO 输出	✓
C3.3V 轨（隔离域）	C48/51/64-67	U4 隔离电源输出 bulk	✓
1.0V 轨	C3 220uF + C4-C10 7×100nF	片内 LDO 输出	✓ 配置标准
晶振匹配	C25/26 15pF, C27/28/75/76 12pF	X1-X3 负载	✓
VDDA	C77/C78（L6 后）	模拟电源	✓
TPAFE 参考	C37(REFCAPA/B 短接), C39(REFIN), C41/42(REGCAP)	内部基准	✓ 完整
RS232 泵电容	C68-C71(0603)	TPT3232E 电荷泵（C1:1-3、C2:4-5、V+:2→GND、V-:6→GND）	C1/C2/V- 与手册一致；V+ 储能接 GND（手册典型电路接 VCC，稳态等价）；值网表未标，实板对照手册 Table 1 核
ADC 输入前端	15×(1k 串联 + 1k 到 AIN_nGND + 滤波 C)	源阻抗匹配（手册推荐做法，非分压）✓；2026-09-20 数据手册复核新增：STM32 侧 9 路中 ADC9~~16 → PA0~~PA7（IN0~IN7）✓，ADC17（V_ZL2）→ U17.46 = PB0 = `ADC12_IN8`（2026-10-09 勘误：PB0 确为 ADC 输入脚，原判"电气上无效"不成立——实际问题是与 LED 复用 + 代码未读，B5 属潜伏）；V0.1 改 44 = PC4 = `ADC12_IN14`	⚠ B5
上拉/下拉	R40(NRST), R29(REFSEL), R43(GD_CS), R35(DE/RE), R22(PAR/SER), R6(DIS_EEE), R24(FIRSTDATA), R4(TXD 下拉), R44/50/53(KEY1-3), R36/37/39/54-58(strapping/LED)	strapping + 默认态	✓
4.7k×5	R24(U3 FRSTDATA 上拉) + R38/R41(U18.1/24=1DIR/2DIR 上拉 3.3V) + R39/R42(U18.48/25=1OE/2OE 下拉 GND)	ADC 首数据线默认态 + 桥片模式锁定（A→B 单向、恒使能）	✓ 已按手册功能表核实
LED 限流	R1/7/8(470Ω), R59-R64(1k), R33	指示 LED	✓
地桥	U20-U22(4.7nF 跨地: GND↔PGND↔CGND)	多域地单点耦合	✓ 常规

5. 改进方向

5.1 一次性上电测量清单（万用表 + 示波器，约 30 分钟，把全部"待核"变"已确认"）

U1.28 直流（应 ≈0V：5.1k 下拉，SPI 模式配置脚；异常时才需排查）
U3.11 直流（0V？= ADC 复位电路正常；3.3V = ADC 静默死亡）
C3.3V 轨（U4 隔离电源输出，应 ≈3.2-3.3V）/ G3.3V 轨 / AVDDL(1.0V) / 3.3V 主轨 / 5V 轨直流；DIR4 静态电平（空闲应 ≈0.1-0.3V = 接收态；恒 3.3V = 光耦 LED 侧异常，恒 0V = 上拉异常）+ U8.1（LED 阳极，PD0 拉低时应 ≈2.1V）
~~U17.23/24 8MHz 波形；U17.25 静止 3.3V、按 SW1 时 0V（关闭 §3.3-3）~~ —— 已由数据手册证据关闭（2026-09-20：23/24 = PH0/PH1、25 = NRST，DS8626 Table 7），无需实测
~~U17.73 (PB12/CS) 通信时翻转（关闭 §3.3-3）~~ —— 已由数据手册证据关闭（2026-09-20：73 = PB12）
AIN1 注入 1V 直流 → UI ADC1 值变化 + U3.14 BUSY 脉冲（首次功能级 ADC 验证）
RS485 A/B 环回：发送→回显（首次功能级 RS485 验证）
CN1 RS232/RS485 环回（经子板）
目视：RJ45 模块型号、C68-C71 实际值（对照手册 Table 1）、U18 印字（应为 74LVC16245；LVC/LVCH 变体印字相同，无功能影响）、U8 丝印 CTR 分档等级

5.2 软件验证链补强（消除"静默死亡"盲区）

开机自检加功能级断言：ADC 注入-读回校验（利用 FRSTDATA/BUSY 握手）、RS485 回环校验（DE 拉高自发自收）、CH395F PHY 寄存器读回（确认 SPI 模式 + 100M link）
verify_log.ps1 增加对应 Required 标记（ADC selftest: OK / RS485 loop: OK / PHY: 100M FULL）
U18 桥：代码配置 13 个 A 侧 GPIO（H16/V15/J3/F3/R16/K3/DQM0/WAIT1/DQM1/RAS/SDCKE + SPI1_SIMO/SOMI 2 线）为安全默认电平（LED 灭/继电器断/告警静默）并加读回断言，同时启用 PE2/PE3/PE4（脚 1/2/3，EXTKI×3） 按键读取（2026-09-20 更正：原文误作 PC13/14/15，附录 C-C4；解决 B3①，无需改硬件）

5.3 V0.1 改版清单

改板项：

RTL8305 V33IN 串联肖特基（BAT54/SS34）+ MDC/MDIO（B1）
3.3V 主轨改 buck + 5V 调试排针 + TVS（B2，顺带并掉 G3.3V 双轨偏移）
~~U18 2A1/2A2→EXTKO1/2 的 SPI 耦合布线改线（或确认子板未用该 2 线）（B3②）~~ —— 2026-09-20 更正撤销：该 2 线（PD8/PD9）无 SPI1 AF 且代码未配置，实为悬空线，"SPI 耦合"不成立，无需改线（附录 C-C6）
T1 远端对地旁路；D1/D2 去焊盘；U4 焊盘更换（A1/A2）
若 U8 CTR 分档核实为档 L：R35 1.5k → 10k（提高高温低电平裕量）
TPAFE RESET 改 GPIO 控制（获得软复位）

代码项（可先做，不依赖改版）：

U18 桥：配置 13 个 GPIO 安全默认电平 + 启用 PE2/PE3/PE4 EXTKI 读取（2026-09-20 更正：原文误作 PC13/14/15，附录 C-C4；解决 B3①）
开机功能级断言：ADC/RS485/CH395F（§5.2）

文档/网表项：

网表按 A1/A2 勘误（D1/D2 标 DNP、U4 料号改 B0303S）后重新导出存档
手册补全：H1102NLT、HR911105A 入 docs/芯片手册/（芯片手册已在库 12 份，见附录 B；B0303S 已在库）

5.4 文档补全

待补手册 2 份：H1102NLT（T1 共模磁环）、HR911105A（J1/J2 RJ45）
芯片手册 12 份已在库（附录 B，含 B0303S.md）

6. 最优先三件事

跑 §5.1 测量清单（电源/风险项多已随分析澄清，重点转向功能验证：C3.3V 隔离输出、U3.11 确认、RS485/RS232 环回）；
代码落地 §5.2 功能级断言 + U18 桥 11 个 GPIO 配置（解决 B3、消除静默死亡盲区，无需改板，可先做）；
补齐 2 份手册（H1102NLT / HR911105A）（引脚编号 3 脚抽查已由数据手册证据关闭，2026-09-20，附录 C-C2）。

完成这三步，V0.1 改版就没有未知数了。

附录 A：勘误记录（初版误判，全部撤回）

#	位置	初版判断	实际	核实依据
A-1	U4	"3Ω 4 脚功率电阻 → P0 致命短路风险"	B0303S 隔离电源芯片，4 脚即隔离电源输入/输出，无短路	丝印 + 网表脚位
A-2	U8	"4 脚缓冲器，电源跨接 U4 隔离边界 → 两接地域 DC 耦合（初版 B1）"	FOC-817SC-F 光耦，LED 侧/晶体管侧光耦合、无 DC 路径（390Ω 系 LED 限流、R35 系隔离侧开集上拉）	手册逐脚
A-3	U9/U10/U11	"SOIC-8 串口收发器；U11 串入 USART5 线、疑 232 泵节点污染（初版 B1）"	CA-IS3722HS 数字隔离器 ×3，双侧各自供电，接法正确	手册逐脚
A-4	U12	"无供电失活死芯片 → 标 DNP/移除"	SuperESD-CDSOT23 无源 ESD 阵列，本无需供电，pin1/2 在 A/B 线正是 I/O 连接	手册
A-5	U13	"非 MAX 克隆，若按 MAX 惯例则 6 个信号脚反接"	TPT3232E 非 MAX 惯例，网表逐脚吻合、方向正确	手册逐脚
A-6	U15	"料号未知、疑 SN65HVD230 族、非标引脚定义"	TP8485E-SR（3PEAK，与 SN65HVD230/MAX485 引脚兼容），标准 8 脚布局	手册逐脚
A-7	U18	"料号未知、行为不可预测；ST_IN_C3/D4/E4 判为来自 STM32 悬空脚"	AIP74LVC16245TA48 纯电平缓冲器，strapping 锁定 A→B 恒使能；ST_IN 3 线实为子板 EXTKI 按键信号经桥传入 STM32（初版方向搞反）	手册 + 网表复核
A-8	U16	"引用 pin8 为网表矛盾；RTC 无后备电池"	模块引脚按手册编号引出（1/4/5/6/7/8，pin8=VDD 有效）；模块内置充电电池，掉电自动续走约 8 个月	手册
A-9	U1（CH395F）	"TXD 上拉疑似错误"	TXD 实为 5.1k 下拉，SPI 模式配置正确	网表复核
A-10	D1/D2	"网表↔实板矛盾（方向）"	实为 DNP 未贴；板内电源轨无真实浪涌威胁，保护意义有限	实板
A-11	手册库存	"B0303S 手册未入库"（曾列为待核项）	B0303S.md 实际在库（EVISUN B_S-1WR3 系列手册，型号表含 B0303S-1WR3：3.3V 入/3.3V 出 303mA/1500VDC），U4 核实升级为"丝印+脚位+手册"三重吻合；初版目录扫描检查误报	目录实物列举 + 手册内容

附录 B：手册清单（已入库 `docs/芯片手册/`）

手册文件	对应芯片
CH395F.md	U1
RTL8305NBI-CG.md	U2
TPAFE5160.md	U3
B0303S.md	U4
SD2506API-G.md	U16
GD5F2GQ5UExxG.md	U19
光耦隔离芯片FOC-817SC-F.md	U8
数字隔离器 CA-IS3722HS.md	U9/U10/U11
SuperESD-CDSOT23.md	U12
TPT3232E RS232 电平转换芯片.md	U13
TP8485E-SR.md	U15
锁存器_AIP74LVC16245TA48.TB.md	U18
stm32f405rg.md / STM32F4xx参考手册_V18英文版_1-1000.md	U17（参考件）

未入库（待补，见 §3.3）：T1（H1102NLT）、J1/J2（HR911105A）。

附录 C：数据手册复核矫正（2026-09-20，依据 DS8626 = `docs/芯片手册/stm32f405rg.md`）

2026-09-20 用数据手册 Table 7（LQFP144 引脚定义）/ Table 9（AF 映射）对 U17 全部脚位复核，并与 STM32F407-Demo.ioc（59 配置脚）、Inc/main.h 交叉；用户实测反馈：V0.0 实板 SWD 不通，飞线至 PA14 后调通。逐条矫正如下（正文对应处已同步修改）：

#	位置	原判断	矫正	依据
C-1	§1.2/§4.1	"封装引脚编号（NRST=25、HSE=23/24、PB12-15=73-76、VDDA=32/33）与常见数据手册图记忆不符"	网表脚号 = 数据手册 LQFP144 脚号，40 余脚逐一吻合（含 48=PB2/BOOT1、49=PF11 合并行）；"不符"系初版作者记忆偏差	DS8626 Table 7 逐脚
C-2	§3.3-3/§5.1/§6	实物抽查 3 脚（25=NRST、23/24=8MHz、73=PB12）	由数据手册证据直接关闭，免实测（25=NRST ✓、23/24=PH0/PH1 ✓、73=PB12 ✓）	DS8626 Table 7
C-3	§4.2	"INT→PA0（pin4）"	pin4 = PE5（代码 `CH395_INT` = GPIOE PIN5 佐证）	DS8626 + main.h
C-4	§2.2/§4.6/§5.2/§5.3	"ST_IN 3 线 = PC15/PC14/PC13（pin3/2/1）"、"启用 PC13/14/15 读 EXTKI"	pin 1/2/3 = PE2/PE3/PE4（ST_IN_D4/C3/E4）；EXTKI 读取须配 PE2/3/4（V0.1 中 PC13/14/15 已被 V15/J3/F3 子板 LED 线占用）	DS8626 Table 7
C-5	§2.2	"存储：GD5F2GQ5UE + SD 卡(FatFS)"	两版网表均无 SDIO 引脚；FatFs 卷在 SPI NAND 上（`App/cfg/cfg_file_store_mcu.c`："NAND 上 FatFS 文件 /config.ini"）——"SD 卡"系误称	网表 + 代码
C-6	§1.3/§2.2/§3.1/§4.1/§4.6/§5.3	"SPI1 MISO/MOSI（U17.77/78，活动信号，与 NAND 共用）→ 子板 EXTKO1/2 受 SPI 流量干扰；V0.1 需改线"	77/78 = PD8/PD9，无 SPI1 的 AF（SPI1_MOSI/MISO 仅 PA7/PB5/PC12，PB5 已用于 NAND SPI1），代码从未配置 → 实为未配置悬空线，"SPI 流量干扰"不成立；无需改线，并入 B3 代码侧 13 线安全电平	DS8626 Table 9 + .ioc
C-7	§4.1	"VDDA（pin32/33 经 L6）"	精确化：32 = VREF+、33 = VDDA（均经 L6 → 3.3V，VREF+=VDDA 为标准接法 ✓）；31 = VSSA → AGND ✓；6 = VBAT、143 = PDR_ON → 3.3V（片内 LDO 开启 ✓）；71/106 = VCAP1/VCAP2 → C94/C79 → GND（值未标注，手册要求 1~4.7µF 低 ESR，待核）	DS8626 Table 7 + 网表
C-8	新增 B4	——（初版未发现）	SWD 的 SWCLK 接 104 = PA12（无 JTAG 功能）→ V0.0 实板 SWD 不通（实测：实板无法调试，飞线至 PA14 调通）；同因 SDCKE 占 109 = PA14（两线脚位互换）；V0.1 已修复（SWCLK→109 = PA14、SDCKE→28 = PC2）	DS8626 Table 7/9 + 用户实测
C-9	新增 B5	——（初版未发现）	ADC17（V_ZL2）接 46 = PB0；2026-10-09 二次勘误：PB0 = `ADC12_IN8` 确为 ADC 输入脚，"该通道电气上死"不成立（实际 = 与 LED 复用 + 代码未读，仍属潜伏）；V0.1 改 44 = PC4 = `ADC12_IN14`（代码实现用 `ADC_CHANNEL_14`；原写 IN12 / `ADC_CHANNEL_12` 有误）	DS8626 引脚表（附加功能列）+ 网表
C-10	§2.2	"RS485（USART5→U11…）"	F407 无 USART5 外设；V0.0 的 RS485#4 实挂 UART5（PC12 = UART5_TX / PD2 = UART5_RX，AF8）✓；完整外设对应：RS232#1 = USART2(PD5/6)、RS232#3 = UART4(PC10/11)、RS485#4 = UART5(PC12/PD2)、调试 = USART1(PA9/10)、U5 直连 = USART1+USART3(PB10/11)	DS8626 Table 9 + .ioc

配套文档：V0.1 侧的完整逐脚核对见 V0.1_网表详细分析报告.md §11（含 V0.1 换脚 30 网的全部 AF/GPIO/ADC/SWD 判定与 V7~V9 新增关注项）。

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