9.6 KiB
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简介
官方硬件参考设计
引脚定义
| CH395F 引脚号 | 引脚名称 | 类型 | 引脚说明 |
|---|---|---|---|
| 2 | RXP | I/O | 10BASE-T/100BASE-TX MDI 模式下的差分输入；10BASE-T/100BASE-TX MDIX 模式下的差分输出。 |
| 3 | RXN | I/O | 10BASE-T/100BASE-TX MDI 模式下的差分输入；10BASE-T/100BASE-TX MDIX 模式下的差分输出。 |
| 4 | TXP | I/O | 10BASE-T/100BASE-TX MDI 模式下的差分输出；10BASE-T/100BASE-TX MDIX 模式下的差分输入。 |
| 5 | TXN | I/O | 10BASE-T/100BASE-TX MDI 模式下的差分输出；10BASE-T/100BASE-TX MDIX 模式下的差分输入。 |
| 6 | VCC33 | P | 3.3V 电源输入，建议 0.1uF 并联 10uF 或 4.7uF 对地电容贴近芯片放置。 |
| 19 | VCCIO | P | I/O 接口的电源输入，建议 0.1uF 对地电容贴近芯片放置。 |
| 9 | VDDK | P | 外接 1uF 对地电容贴近芯片放置。 |
| 0 | GND | P | 公共接地端。 |
| 1、7、8 | NC | - | 保留引脚，建议悬空。 |
| 12 | XI | I | 晶体振荡器输入，需外接 25MHz 晶体一端，或外部时钟输入，内置晶振匹配电容。 |
| 13 | XO | O | 晶体振荡器反相输出，需外接 25MHz 晶体另一端，内置晶振匹配电容。 |
| 10 | RSTI | I, PU | 外部复位输入，低电平有效，内置上拉电阻。 |
| 11 | TNOW | O | 发送状态输出，用于控制串口的 RS485 收发切换。 |
| 14 | RST | O | 复位和外部复位输出，高电平有效。 |
| 15 | INT# | O | 中断请求输出，低电平有效。 |
| 16 | ELINK# | O | 网络连接指示 LED 输出：低电平表示以太网 PHY 已连接；高电平表示以太网 PHY 未连接。 |
| 17 | SEL | I, PU | 在芯片内部复位期间作为接口配置输入使用，其具体配置方法详见章节 6.1。 |
| 18 | EACT# | O | 载波感应指示 LED 输出：LED 闪烁表示有载波感应信号。 |
| 20 | GPIO0 | I/O | 通用输入输出引脚 0，默认配置为输入模式。 |
| 21 | A0/GPIO1 | I/O, PU | A0：并口的地址输入，区分命令口与数据口，内置上拉电阻；当 A0=1 时可以写命令，当 A0=0 时可以读写数据。GPIO1：通用输入输出引脚 1，默认配置为输入模式。 |
| 22 | RD#/GPIO2 | I/O, PU | RD#：并口的读选通输入，低电平有效，内置上拉电阻。GPIO2：通用输入输出引脚 2，默认配置为输入模式。 |
| 23 | WR#/GPIO3/RDY# | I/O, PU | WR#：并口的写选通输入，低电平有效，内置上拉电阻。GPIO3：通用输入输出引脚 3，默认配置为输出模式。RDY#：CH395F 复位完成后，输出低电平；在并口模式下 RDY# 功能不生效。 |
| 24 | PCS#/GPIO4 | I/O, PU | PCS#：并口的片选控制信号输入，低电平有效，内置上拉电阻。GPIO4：通用输入输出引脚 4，默认配置为输入模式。 |
| 25 | D0/GPIO5 | I/O, PU | D0：并口的 8 位双向数据总线中的第 0 位，内置上拉电阻。GPIO5：通用输入输出引脚 5，默认配置为输入模式。 |
| 26 | D1/GPIO6 | I/O, PU | D1：并口的 8 位双向数据总线中的第 1 位，内置上拉电阻。GPIO6：通用输入输出引脚 6，默认配置为输入模式。 |
| 27 | RXD/D2/GPIO7 | I/O, PU | RXD：异步串口的串行数据输入，内置上拉电阻；D2：并口的 8 位双向数据总线中的第 2 位，内置上拉电阻。GPIO7：通用输入输出引脚 7，默认配置为输入模式。 |
| 28 | TXD/D3 | I/O, PU | 在芯片内部复位期间作为接口配置输入，内置上拉电阻，配置方法详见 6.1 章节；在芯片复位完成后作为接口引脚使用。TXD：异步串口的串行数据输出。D3：并口的 8 位双向数据总线中的第 3 位，内置上拉电阻。 |
| 29 | SCS/D4 | I/O, PU | SCS：SPI 接口的片选输入 SCS，低电平有效，内置上拉电阻。D4：并口的 8 位双向数据总线中的第 4 位，内置上拉电阻。 |
| 30 | SCK/CTS/D5 | I/O, PU | SCK：SPI 接口的串行时钟输入 SCK，内置上拉电阻。CTS：清除发送输入，内置上拉电阻。若是高电平，串口在当前数据传输结束时阻断下一次的数据发送，可以连接对端 RTS 实现硬件流控（串口流控功能默认关闭，可通过 CMD_SET_FUN_PARA 命令开启）。D5：并口的 8 位双向数据总线中的第 5 位，内置上拉电阻。 |
| 31 | SDI/D6 | I/O, PU | SDI：SPI 接口的串行数据输入 SDI，内置上拉电阻。D6：并口的 8 位双向数据总线中的第 6 位，内置上拉电阻。 |
| 32 | SDO/RTS/D7 | I/O, PU | SDO：作为 SPI 接口的串行数据输出。RTS：发送请求输出，若是低电平，表明串口准备好接收数据，可以连接对端 CTS 实现硬件流控（串口流控功能默认关闭，可通过 CMD_SET_FUN_PARA 命令开启）。D7：并口的 8 位双向数据总线中的第 7 位，内置上拉电阻。 |
VCCIO
CH395 所有通用 I/O 引脚、通信接口引脚的输入输出电平标准，完全由 VCCIO 引脚的供电电压决定，与芯片内核电源 VCC33（必须 3.3V）完全独立。
复位设计
CH395 芯片内置了电源上电复位电路，也可通过 RSTI 引脚拉低控制复位。RSTI 引脚用于从外部输入异步复位信号；当 RSTI 引脚为低电平时，CH395 芯片被复位；当 RSTI 引脚恢复为高电平后，CH395 将进入初始化阶段约 15ms，在这段时间内主机禁止操作 CH395。