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冲突两处与处置 - docs/子系统设计/故障录波设计说明.md §5.2：上游把这张表交给格式化器重排，多出一列 空列，并把「FA_WRITE 竖线 FA_OPEN_APPEND」里的竖线当成分隔符打断，标志位写法已损坏。 取我方四条陷阱版（含实现期复核新增的第四条：搬段途中环被解冻甚至已换段 → 关档后 复检环侧身份判废），并把标志位里的竖线转义（与 运行与自检记录设计说明.md 同一写法）。 上游在表后新增的「取窗竞态的原因」配图不是本任务内容，原样保留未删。 - scripts/size_attestation.json：不手工拼接，改为合并后在主树重新构建再重盖凭证。 顺手修一处上一轮我引入的排版断行 - docs/任务规划/数据可信.md §4.6.5「跨转换器相位」那一行少一个分隔符，三列表渲染成 两列；同时把引用从 §7 精确回 §7.1（链路分段）。合并面 68 个文档、46 张表逐张核对 列数一致，命中 0。 合并态权威构建（主树，本次凭证的来源） - 0 错误 0 警告；Code=243,552 / RO=28,784 / RW=1,972 / ZI=145,388；RW_IRAM1 89,936 B （68.6%）/ RW_CCM 57,376 B（87.9%）——与任务树逐项相同：上游自 merge-base 起对代码 只改了 sample_ring 的注释与函数头，故台账数字无需重排，仅重盖同码凭证。 - 上游 14 个提交带来的门禁与技能改造（skill-size 钩子、五个技能正文外置）与本波正交， 真重叠只有 docs/门禁说明/README.md 与 docs/测试说明/主机单测覆盖率口径.md 两处， 按 hunk 距离自动并上，已逐项核对。 状态与后续 - 台架三条判据（注 1 V/50 Hz 对表、FTP 拉回比对、与 meas 及 104 同表读数）按用户裁定 保持未完成，卡片不销项；本笔交付的是软件闭环。 - 全仓计数清扫（主机单测 41 → 44 套、无专属钩子 19 → 22 套、黄金 60 → 66 张、提交 钩子数口径、两处钩子显示名）另开一笔，不与本笔混编。 - docs/任务规划/** 本应在主工作树改，本波由用户在任务树显式豁免、随本笔合回。
tools/arch_diagram/ — 架构图 SVG 生成器
用 Python 脚本精确生成架构类 SVG 图（分层、内存布局、协议帧、屏障等）， 产物放
docs/images/。用于"必须精确布局"的图；拓扑图（流程/时序/状态机）改用 Mermaid。
脚本一览
| 脚本 | 产物 | 用途 |
|---|---|---|
gen_arch_svg.py |
架构分层图 | 六层分层结构 |
gen_memory_svg.py |
内存布局图 | RAM / Flash 分区 |
gen_storage_stack_svg.py |
存储栈图 | FTL / dhara / FatFs 三层栈 |
gen_net_stack_svg.py |
网络栈图 | BSD 网络栈分层 |
gen_barrier_svg.py |
就绪屏障图 | Event Flags 屏障模型 |
gen_frame_svg.py |
协议帧格式图 | RemoDispBus 帧结构 |
gen_cfg_arch_svg.py |
配置引擎架构图 | 配置分层与持久化 |
gen_partition_svg.py |
分区图 | 存储分区 |
gen_watchdog_svg.py |
看门狗心跳模型图 | IWDG + 任务心跳位图（置位→判定→喂狗 + 时间轴） |
gen_adc_frontend_svg.py |
ADC 前端电路图 | 端子 → 串阻 → 转换节点 → 转换器引脚；含差分负端与 STM32 侧对照 |
gen_adc_code_scale_svg.py |
ADC 码值刻度图 | 「码」的直观定义：两片转换器的刻度尺对照（16 位双极性 vs 12 位单极性） |
gen_data_trust_ladder_svg.py |
数据可信台阶图 | 采集数据可信度的五级台阶：现在踩在哪一级、下一级挡什么 |
gen_data_trust_dc_ac_svg.py |
ADC 直流标定与交流验证图 | 上排直流注入链、下排信号发生器正弦验证，中间列只有正弦能证的六件事 |
gen_wave_record_flow_svg.py |
故障录波数据流图 | 录波段数据的四个所有者与四条「不许」：谁独占写、谁只能读、标志怎么过界 |
gen_sample_ring_why_svg.py |
采样环缓冲_为什么需要 | 上游 1 kHz 覆盖写只交最新一帧 vs 下游要 20 点滑窗：缺口 19 点与三个消费者 |
gen_sample_ring_layout_svg.py |
采样环缓冲_环形布局 | 40 格环里哪 20 格是本窗、写指针指「下一格」、回绕与三条设计不变量 |
gen_sample_ring_start_svg.py |
采样环缓冲_窗首下标 | 窗首 = head − n 的圆周走法，与「直接减 / 16 位回绕 / 先加 DEPTH」三种写法对照 |
使用方式
& '.venv\Scripts\python.exe' tools/arch_diagram/gen_memory_svg.py
产物统一输出到 docs/images/；脚本与生成的 .svg 一并提交。
⚠️ 约定
- 颜色/字体遵循
docs/架构设计/图形绘制流程.md的规范 - 中文用 SVG
<text>直接写（需注意字体族声明） - 改图改脚本再重跑，不手改 SVG（保证可复现）
相关文档
docs/架构设计/图形绘制流程.md— 配图规范、选型与检查清单